pcie2.0x16 眼图测试 物理层一致性测试

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传统的源同步时钟总线系统一般多采用并行单端信号，典型幅度在从 TTL-5V,CMOS- 3.3V/1.8V 左右。在设计和测试上遇到的信号完整性问题主要是反射和串扰，经常强调如何有效利用示波器的触发功能进行定位和捕获并分析,对示波器的波形捕获率及毛刺触发和建立/保持触发等能力均有很高要求。更高的波形捕获率可以更快更容易地发现和检测到波形中的异常和毛刺。通过快速和有效地波形捕获，发现或看到异常后则可以用示波器的一些**触发功能进行定位并分析。除了常规的毛刺或建立/保持之类的触发功能外，近年的一些示波器产品还提供了简捷易用的区域触发功能，通过设定一个区域并判定其与波形的关系让示波器自动捕获。

与传统的单端并行总线不同，近 10 年来串行差分信号正在成为数字电路与系统中的主流，基本已经完全统治接口总线。在消费类电子领域, 目前的总线速率是 Thunder Bolt3 接口，达 20 Gbps.在数据通信与传输骨干系统，目前采用 25 Gbps 的 NRZ 编码的差分信号已经成熟，更高速率如 56 Gbps 的传输则会采用 PAM-4 编码实现。

今天的差分信号主要有如下特点，其一高速率带来的高转换速率或者说上升沿时间越来越快。比如 100 G CAUI-4 采用 25 G NRZ 传输其跳变沿时间仅 10 ps, 如下表所示: