DDR4上电时序测试,时钟测试,数据信号测试,上海高速实验室测试
（2）地址线
A[14:0]：A0A14为15根地址线，根据MT41K256M16的框图，有15根行地址线A0A14和10根列地址线A0~A9，行地址线和列地址线进行复用，该DDR3L芯片中1个Bank的大小为215*2102=32MB2=64MB，总共有8个Bank，该DDR3L的RAM大小为64MB*8=512MB。
（3）Bank选择线
BA[2:0]：BA0~BA2为Bank的选择先，由2^3=8，可以总共有8个Bank。
（4）Bank区域
8个Bank区域，DDR3一般有8个Bank区域。
（5）数据线
DQ[15:0]：DQ0~DQ15为16根数据线，该DDR3L的宽度为16位。
（6）数据选通引脚
LDQS,LDQS#：LDQS和LDQS#是数据选通引脚，对应低字节DQ0~DQ7，读的时候是输出，写的时候为输入；
UDQS,UDQS#：UDQS和UDQS#是数据选通引脚，对应高字节DQ8~DQ15，读的时候是输出，写的时候为输入。
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