Power on: 上电Reset Procedure: 复位过程Initialization: 初始化ZQCL: 上电初始化后，用完成校准ZQ电阻。ZQCL会触发DRAM内部的校准引擎， 一旦校准完成，校准后的值会传递到DRAM的IO管脚上，并反映为输出驱动和ODT阻值。ZQCS: 周期性的校准，能够跟随电压和温度的变化而变化。校准需要更短的时间窗口， 一次校准，可以有效的纠正小0.5%的RON和RTT电阻。Al：Additive latency.是用来在总线上保持命令或者数据的有效时间。 在ddr3允许直接操作读和写的操作过程中，AL是总线上的数据出现到进入器件内部的时间。 下图为DDR3标准所支持的时间操作。Write Leveling:为了得到更好的信号完整性，DDR3存储模块采取了FLY_BY的拓扑结构， 来处理命令、地址、控制信号和时钟。FLY_BY的拓扑结构可以有效的减少stub的数量和他们的长度， 但是却会导致时钟和strobe信号在每个芯片上的flight time skew,这使得控制器（FPGA或者CPU） 很难以保持Tdqss ,tdss和tdsh这些时序。这样，ddr3支持write leveling这样一个特性， 来允许控制器来补偿倾斜（flight time skew）。存储器控制器能够用该特性和从DDR3反馈的数据调成DQS和CK之间的关系。 在这种调整中，存储器控制器可以对DQS信号可调整的延时，来与时钟信号的上升边沿对齐。 控制器不停对DQS进行延时，直到发现从0到1之间的跳变出现，然后DQS的延时通过这样的方式被建立起来了，由此可以保证tDQSS。MRS: MODE Register Set, 模式寄存器设置。为了应用的灵活性，不同的功能、特征和模式等在四个在DDR3芯片上的Mode Register中， 通过编程来实现。模式寄存器MR没有缺省值，因此模式寄存器MR必须在上电或者复位后被完全初始化， 这样才能使得DDR可以正常工作。正常工作模式下，MR也可以被重新写入。模式寄存器的设置命令周期， tMRD两次操作的小时间，其具体时序图，如下图所示。模式寄存器，分为MR0、MR1、MR2和MR4。 MR0用来存储DDR3的不同操作模式的数据：包括突发长度、读取突发种类、CAS长度、测试模式、DLL复位等。 MR1用来存储是否使能DLL、输出驱动长度、Rtt_Nom、额外长度、写电平使能等。MR2用来存储控制更新的特性， Rtt_WR阻抗，和CAS写长度。MR3用来控制MPR。