在纳米尺度器件中，负微分电阻（NDR）现象——即电流随电压增加而减小的非线性行为——长期以来被视为探索载流子动力学和场-物质相互作用的独特窗口。基于新兴材料的器件中已常见NDR效应，但在标准互补金属氧化物半导体（CMOS）晶体管中实现这一特性却极为罕见。近日，一项发表在《微系统与纳米工程》上的研究首次通过工业级标准CMOS工艺，在全耗尽型绝缘体上硅（FDSOI）晶体管中实验验证了两种截然不同的NDR机制，并展示了其在紧凑型频率倍增器中的应用潜力。
漏极端NDR：热载流子注入引发的场屏蔽效应
研究团队在FDSOI晶体管的输出特性曲线中，首次观测到了漏极端出现的NDR现象。当漏源电压（VDS）处于11至12伏特区间时，电流随电压升高而下降。物理机制分析表明，这一现象源于高电场下产生的高能电子注入到漏极侧的栅介质层中。这些被捕获的电子形成了局域电荷陷阱，改变了局部电场分布，从而抑制了碰撞电离效应，导致载流子倍增减少和电流下降。
通过低噪声谱学测试发现，在NDR区域，功率谱密度显著增加，证实了陷阱辅助的载流子波动加剧。温度依赖性测试显示，随着温度从20摄氏度升至80摄氏度，NDR效应逐渐减弱直至消失。这是因为高温增强了声子散射，降低了载流子迁移率，使得高能电子难以获得足够的能量注入介质层，从而削弱了由热载流子诱导的陷阱形成机制。
衬底端NDR：创纪录的峰值谷值比与频率倍增应用
衬底端的NDR机制则源于栅极感应漏电流与横向场增强碰撞电离之间的相互作用。在1.0伏特的低电压下，该机制实现了高达2.37×10^4的峰值谷值比（PVR），展现出卓越的稳定性。这一极高的非线性响应使得单个晶体管即可实现可重构的频率倍增功能，无需复杂的多器件电路或额外的偏置网络。
这种衬底端NDR不仅揭示了硅晶体管中独特的载流子输运动力学，更为制造紧凑型、低功耗且兼容超大规模集成电路（VLSI）的非线性模拟和逻辑电路提供了一条切实可行的路径。通过建立终端特定输运动力学与器件级非线性功能之间的联系，该工作为理解硅基器件中的NDR现象建立了新的物理框架。
工艺兼容性与可靠性挑战
FDSOI技术因其抑制短沟道效应、超低关态漏电率和优异亚阈值摆幅而备受青睐，但NDR效应的存在也带来了可靠性方面的考量。研究通过源/漏极反转实验发现，随着高场应力累积，陷阱电荷逐渐 buildup，导致驱动电流下降和NDR峰值减弱。这种循环依赖的退化行为表明，漏极端NDR是一种内禀准静态特性，其强度受应力诱导的亚稳态变量调制。
对于中国半导体行业而言，这项研究具有双重启示。一方面，它证明了在成熟CMOS工艺中挖掘新型非线性功能的可能性，为后摩尔时代的功能集成提供了新思路；另一方面，也提醒业界需深入关注高场下的器件可靠性问题。随着AI芯片和射频前端对高频、低功耗元件需求的激增，基于标准工艺的紧凑型非线性器件研发或将成为新的竞争焦点。