2026年5月25日，在中国上海举行的国际IEEE电路与系统研讨会（ISCAS 2026）上，华为公司正式发布了“Tau缩放定律”（Ley de Escala Tau）。华为高管何庭波在题为《实践中的半导体新路径》的开幕演讲中提出，这一新原理旨在取代过去主导半导体行业五十多年的摩尔定律，通过以时间维度（τ）为核心的缩放机制，解决传统几何微缩面临的物理极限与经济性衰退问题，为电子系统的持续演进提供新的技术指引。
长期以来，全球半导体产业依赖晶体管几何尺寸的缩小来提升性能，但该路径已遭遇严重的物理瓶颈，单位晶体管的成本效益比不断下降。Tau缩放定律的核心逻辑在于，不再单纯追求物理尺寸的压缩，而是通过技术创新不断压缩信号传播延迟（即时间常数τ）。基于这一原则，华为开发了包括LogicFolding（逻辑折叠）在内的多项核心技术，建立了一套涵盖器件、电路、芯片及系统四个层级的协同优化机制，旨在系统性提升晶体管密度、运算效率与能效比。
在具体的技术实现路径上，该定律从四个维度展开深度优化。在器件层面，重点在于优化晶体管及互连线的寄生电阻与电容，从而在物理底层最小化时间常数；在电路层面，引入LogicFolding架构以突破传统设计壁垒，显著缩短关键路径布线，降低信号传播的阻容负载，进而提升电路密度与性能；在芯片层面，采用软件全栈、架构与硅片的协同设计，实现对指令和数据流的精准负载控制，提升系统级并行度并大幅减少端到端执行时间；在系统层面，通过UnifiedBus重新定义互连协议，实现统一内存寻址与SuperPoD的原生内存语义，显著降低系统通信延迟。
这一技术路线并非仅停留在理论阶段，华为已在实际产品中进行了大规模验证。何庭波透露，过去六年间，华为已设计并量产了381款基于Tau缩放定律的芯片，广泛应用于智能手机、AI计算及多个行业领域。作为该技术落地的最新成果，预计于2026年秋季发布的麒麟（Kirin）系列芯片将成为首款采用LogicFolding架构的产品，其性能将得到实质性提升。
从长远规划来看，Tau缩放定律为后摩尔时代的性能提升提供了明确的时间表。根据华为的预测，到2031年，基于该定律设计的高端芯片，其晶体管密度将等效于14埃（即1.4纳米）的传统制程水平。这意味着，在不依赖极端物理微缩的情况下，通过系统级的时间维度优化，半导体性能仍能实现跨越式增长。
对于中国半导体产业链而言，这一动向具有深远的战略意义。在先进制程光刻设备受限的背景下，华为提出的Tau缩放定律提供了一条“软硬协同、架构创新”的替代路径。LogicFolding等电路级创新技术，使得芯片设计不再完全受制于物理制程的微缩极限，而是通过优化信号传输效率来挖掘性能潜力。这种从“拼制程”向“拼系统效率”的转变，为中国芯片企业在成熟制程基础上实现高性能计算提供了新的技术范式。
在应用场景方面，该定律特别契合对能效比和延迟敏感的计算需求。无论是移动端的智能手机处理，还是数据中心的AI算力集群，Tau缩放定律所强调的降低互连延迟和提升并行效率，直接对应了当前人工智能大模型训练与推理中的核心痛点。通过UnifiedBus等系统级协议的优化，多芯片互联的带宽瓶颈有望得到缓解，这对于构建大规模智算集群至关重要。
华为在演讲中强调，半导体的持续进步离不开开放与合作。Tau缩放定律的提出，不仅是企业自身技术突破的成果，更是向全球科学家、工程师及产业伙伴发出的协作邀请。面对半导体演进的新阶段，单一企业难以独自解决所有物理与工程难题，通过共享这一新原理并开展跨国界的技术合作，有望加速整个电子产业的可持续发展。
对于行业从业者而言，关注Tau缩放定律的后续落地情况，特别是LogicFolding架构在量产芯片中的实际功耗表现与良率控制，将是评估该技术路线可行性的关键指标。随着2026年秋季麒麟新品的发布，市场将首次获得基于该定律的终端产品实测数据，这将为全球半导体行业提供关于后摩尔时代技术演进的重要参考。