比利时非营利研究机构imec在2023年发布的CFET（互补式全环绕栅极）技术路线图基础上，进一步提出针对后侧接触（Backside Contact, BSC）结构的优化方案。该方案核心是为传统BS-BDI绝缘层之上新增一层名为FS-BDI（FrontSide-formed Bottom Dielectric Isolation）的绝缘层，以解决CFET结构中PMOS器件因SiGe材料生长不均导致的性能劣化问题。这一技术突破虽未直接进入量产流程，但其对下一代先进制程中晶体管稳定性与良率的影响值得中国半导体设备、材料及代工企业关注。
在当前主流的单片式CFET结构中，上层为NMOS，下层为PMOS，两者分别从顶部和底部实现源漏极连接，即所谓BSC设计。传统工艺中，PMOS的金属扩散层（MDB）与下方的晶体管之间需通过BS-BDI绝缘层隔离，防止短路。当PMOS采用SiGe（锗硅）作为沟道材料时，若无额外阻挡，SiGe在后续工艺中可能发生过度生长，造成体积波动。这种波动源于源漏区（S/D）内部空腔深度变化，进而影响SiGe与金属间的比例，最终导致PMOS电学特性不稳定，迁移率下降，成为制约CFET整体性能的关键瓶颈。
imec提出的解决方案是在原有BS-BDI之上叠加一层FS-BDI。该层在制造流程中位于PMOS沟道形成之后、顶部NMOS构建之前，通过物理屏障限制SiGe的横向与纵向扩展。实验引入FS-BDI后，SiGe体积控制更其相对标准偏差显著降低，从而稳定了沟道材料与金属接触的比例。这不仅提升了PMOS的载流子迁移率，也增强了器件的一致性与可靠性，为实现高性能CFET提供了基础保障。
该工艺流程延续了imec此前开发的CFET制造路径：先完成底部PMOS结构，再构建上层NMOS，最后翻转晶圆进行背面布线。新增的FS-BDI步骤仅在最后阶段增加一道薄膜沉积与刻蚀工序，整体工艺复杂度提升有限，具备向现有产线兼容的可能性。更重要的是，该改进无需改变原有光刻或刻蚀节点，可适配于16nm金属间距（metal pitch）以下的先进节点，适用于未来2nm及以下制程的开发。
对于中国半导体产业链而言，此技术提示了几个关键关注点：SiGe材料在高端逻辑芯片中的应用正日益重要，而其生长控制精度直接影响器件性能。在采购用于CFET或类似结构的高纯度SiGe外延片时，应关注其表面平整度、晶格匹配度及热膨胀系数一致性。FS-BDI所依赖的高质量介电材料（如氧化物或氮化物）及其沉积工艺（如ALD原子层沉积）将成为关键支撑环节。国内厂商若希望参与下一代先进制程配套，需重点布局高k介质薄膜的可控生长技术。
该方案还揭示了一个反直觉的设计思路——“故意放宽对齐精度”。原文中提到的“Notch Alignment”策略，即在某些关键位置允许一定程度的对准误差，反而有助于缓解应力集中与界面缺陷。这一理念对中国的封装与测试环节亦有启示：在追求对准的应评估工艺宽容度与良率之间的平衡，避免因过度追求微米级对齐而导致成本飙升或良率下降。
从供应链角度看，imec本身不生产芯片，但其研究成果常被TSMC、三星、英特尔及日本Rapidus等头部代工厂引用。中国企业在承接海外代工订单或自研先进制程时，可将此类技术细节纳入工艺验证体系。例如，在评估某类CFET原型时，应要求供应商提供是否采用FS-BDI结构的说明，并对比其在不同偏压条件下的电流-电压特性曲线。相关设备如原子层沉积机（ALD）、深紫外光刻机（DUV）及精密翻转平台的选型，也需考虑对这类多层绝缘结构的支持能力。
FS-BDI并非一个孤立的技术点，而是整个CFET系统工程中的一环。它反映出先进制程已进入“界面控制时代”——材料界面的均匀性、厚度一致性与热力学稳定性，正取代单纯的几何尺寸缩小，成为决定性能的核心因素。对中国半导体从业者而言，这意味着必须从“材料-工艺-设备-检测”全链条加强协同研发，尤其在高k/金属栅、三维堆叠、异质集成等方向建立自主验证能力。