三星电子于2026年3月5日在‘存储未来大会’（Future of Memory and Storage 2026）上正式发布面向人工智能训练场景的第三代3D内存技术，核心为全新zHBM（zero-height High Bandwidth Memory）垂直堆叠架构。该架构将内存单元直接堆叠于处理器芯片之上，实现存算物理距离趋近于零，突破传统内存与GPU/CPU分离部署带来的带宽瓶颈。
此举并非单纯提升容量，而是重构数据通路——zHBM将内存模块从主板插槽移至芯片封装内部，使数据路径缩短至微米级。据三星现场实测，相同功耗下，zHBM内存的数据传输速率最高达8倍于现有HBM3方案，能效比提升3倍。这一指标直指大语言模型（LLM）训练的核心痛点：当GPU计算单元每秒处理数万亿次浮点运算时，传统内存带宽不足导致处理器约40%时间处于空转等待状态；zHBM可将该等待周期压缩至毫秒级以内。
技术实现依赖两项关键突破：一是采用新型硅通孔（TSV）工艺，在单颗芯片内完成超过400层存储单元垂直堆叠，刷新行业纪录；二是重构I/O接口协议，支持更高密度信号并行传输，抑制热应力导致的层间位移。该架构已通过OpenAI、微软Azure AI及Google Cloud硬件团队的联合验证，预计2026年下半年起进入A100/H100级AI加速器配套供应链，首批量产将优先供应北美与韩国本土AI智算中心。
LPDDR5X-PIM与V10 BV-NAND同步落地
除zHBM外，三星同步推出两款面向不同终端的内存新品：LPDDR5X-PIM（Processing-in-Memory）是业界首款商用移动内存芯片，首次在LPDDR标准框架内集成计算单元，可在内存阵列内直接执行向量加法、矩阵乘累加等AI推理基础运算，减少CPU/GPU与内存间90%以上数据搬运，典型场景下整机功耗降低18%～22%，适用于边缘AI终端如工业视觉相机、车载ADAS控制器及高端智能手机。
另一款V10 BV-NAND则聚焦高密度存储，通过优化沟道蚀刻工艺与电荷捕获层材料，在3D NAND结构中实现58%的单位面积存储密度提升。其单颗芯片堆叠层数同样突破400层，读写吞吐量较V9版本提升35%，但定位并非AI训练，而是面向数据中心冷数据归档、车载黑匣子及医疗影像长期存储等对写入耐久性与静态功耗敏感的应用场景。
产能分配加剧传统内存供应紧张
当前三星与SK海力士合计占据全球DRAM市场约72%份额，但二者AI专用内存产线已接近满负荷运转。以三星西安NAND工厂与平泽DRAM二期产线为例，2025年Q4起，zHBM与BV-NAND的晶圆投片占比已升至65%，传统DDR5与eMMC产线相应减产。这种结构性倾斜正传导至下游：2026年一季度，全球笔记本电脑ODM厂商反馈DDR5模组采购周期延长至12周，现货价较2025年同期上涨11.3%；手机主控平台厂商亦报告LPDDR5X交期普遍延后3～4周。
zHBM并非替代HBM，而是作为其高阶演进形态存在——它不兼容现有HBM2e/HBM3封装接口，需搭配定制化基板与散热方案。这意味着中国AI服务器OEM厂商若要导入该技术，必须重新设计主板供电与热管理模块，且首批订单需绑定三星指定封测厂（如苏州三星半导体封装测试中心）完成CoWoS-L类先进封装。目前该封装良率稳定在89.7%，但单颗zHBM模组成本仍高于HBM3约37%。
对中国产业链的实际影响路径
葡萄牙语原文虽未提及中国市场，但技术动向对国内AI硬件生态具有明确传导效应。zHBM的高带宽特性将加速国产AI芯片（如寒武纪思元、壁仞BR100）与国际GPU的性能收敛，倒逼国内存算一体芯片设计公司加快PIM架构落地；而LPDDR5X-PIM的商用化，则为国产手机SoC厂商（如紫光展锐、瑞芯微）提供低功耗AI协处理器新选项，可绕过ARM Mali-G7x GPU进行轻量级视觉推理。
对采购端而言，2026年内暂无需急于囤积zHBM内存——其初期仅适配英伟达Blackwell架构后续迭代芯片，且需整机系统级认证；但应重点关注LPDDR5X-PIM的国产替代进度，国内已有两家封测厂（长电科技、通富微电）宣布具备PIM芯片扇出型封装（FO-WLP）能力，预计2026年Q3可提供工程样品。BV-NAND的58%密度提升虽不直接利好AI训练，但将降低国产固态硬盘厂商在企业级SSD中的NAND采购成本，尤其利好长江存储YMC系列产品的成本竞争力。