楷登电子（Cadence Design Systems，纳斯达克代码：CDNS）近日宣布扩大与台积电的战略合作，双方将联合为台积电先进制程提供完整的芯片设计工具与知识产权（IP）支持。楷登电子目前市值约912.5亿美元，过去十二个月营收同比增长14%，达到53亿美元，高达86%的毛利率充分彰显其EDA软件与IP授权商业模式的高附加值属性。
根据双方公告，此次合作的核心目标是帮助客户减少设计迭代次数，缩短AI芯片及高性能计算芯片的量产周期。两家公司表示，目前已有客户在台积电3nm与2nm制程节点上进行流片设计。
覆盖N3至A14的全制程认证设计流程
楷登电子将为台积电N3、N2、A16和A14制程提供经认证的设计基础设施与工作流程，涵盖实现、定制模拟设计、热分析及验证工具等多个环节。其中，N2和A16制程的设计平台已完成认证，A14制程开发套件的适配工作亦在推进之中。
在IP层面，楷登电子为台积电N2P制程提供的接口IP组合涵盖DDR5、PCIe 6.0、LPDDR6/5X及HBM4E等关键接口标准，其核心IP产品组合目前已在台积电N3制程的量产设计中得到应用。AI推理加速器开发商Positron即为典型案例——该公司已为其第二代产品在台积电N3P节点授权使用楷登电子的SerDes PCIe 6.0 IP。
3D集成与AI驱动设计流程成两大亮点
在三维集成电路领域，楷登电子平台已支持台积电针对堆叠芯片设计的参考流程。Virtuoso Studio方法论进一步新增硅光子学支持，为异构集成提供更完善的解决方案，迎合了当前Chiplet封装技术快速普及的行业趋势。
值得关注的是，楷登电子正在构建其所称的"智能体就绪设计流程"（Agent-Ready Design Flows），将AI引入设计优化环节，自动权衡功耗、性能与面积（PPA）三大核心指标。Genus综合解决方案与Innovus实现系统均经过专项优化，以支持台积电NanoFlex Pro标准单元架构，进一步压缩**节点上的设计收敛时间。
台积电生态系统合作负责人Aveek Sarkar表示，与设计生态伙伴的深度协作，使客户能够充分借助台积电先进制程工艺与封装技术进行设计创新。
EDA与晶圆厂协同模式进入新阶段
楷登电子与台积电此番扩大合作，是EDA工具商与**晶圆代工厂在先进制程节点上深度绑定这一行业趋势的最新注脚。随着制程推进至2nm乃至埃米级节点，设计复杂度呈指数级上升，设计工具的提前认证与生态协同已成为客户顺利流片的必要条件，而非可选项。对于布局AI芯片自研或高性能计算芯片设计的中国企业而言，深入理解EDA工具与先进制程之间的认证体系，把握IP复用与设计流程标准化带来的效率红利，将是在竞争愈发激烈的芯片设计赛道上赢得时间窗口的关键所在。