华为轮值董事长徐直军近日在接受媒体采访时透露，华为正通过一种名为“何氏定律”的创新设计方法论，试图利用成熟的7纳米工艺制造出具备性能的芯片。这一策略旨在大幅降低对昂贵先进制程节点的依赖，从而显著压缩研发与生产成本。徐直军在周日发布的访谈中表示：“如果企业遵循何氏定律，就能以较低成本基于7纳米技术制造芯片，这难道不是明智之举吗？”
突破摩尔定律局限的创新路径
所谓“何氏定律”，亦被称为“Tau定律”或“时间常数缩放定律”，由华为半导体业务部董事长何庭博近期在国际IEEE电路与系统研讨会（ISCAS）上首次提出。徐直军强调，该定律并非旨在取代沿用数十年的摩尔定律——即晶体管密度约每两年翻一番的行业经验法则——而是作为一种经过实践验证的替代方案。其核心在于将关注点从单纯缩小晶体管尺寸，转向优化设备、电路、芯片及系统层面的时间常数（Tau），从而在成熟工艺下挖掘出更高的性能潜力。
徐直军指出，当戈登·摩尔提出其定律时，也并非所有人都立即追随。如果何氏定律具备真正的生命力，它将自然发展而不需强行说服。华为仅向行业提供了一条已被验证可行的路径。华为方面已向中央电视台国际频道（CGTN）确认了这两次采访的真实性。
逻辑折叠：从“堆叠”到“融合”的技术跃迁
该技术方案最具辨识度的特征是“逻辑折叠”。传统做法往往是将多个从硅晶圆上切割下来的独立芯片单元进行物理堆叠，而逻辑折叠则是从一开始就将这些芯片单元设计为一个集成的单一单位。这种设计允许对关键路径进行更深入的优化。
徐直军用了一个生动的比喻来区分两者：“折叠意味着将一张纸对折；而堆叠则是将两张独立的纸叠在一起。”这种从物理堆叠到逻辑融合的转变，使得芯片内部的数据传输效率得到质的提升。更重要的是，随着先进制程节点成本的飙升，传统的缩放模式正变得日益不可行。在成熟节点上应用逻辑折叠，提供了一条成本显著更低的替代方案。
海思商用计划与未来
作为华为旗下的半导体设计部门，海思（HiSilicon）计划在今年晚些时候推出该技术的商业演示。首款采用逻辑折叠技术的移动处理器——麒麟2026芯片，将成为这一技术落地的里程碑。据华为预测，通过这种设计方法的持续演进，到2031年，其设计有望达到相当于1.4纳米节点的晶体管密度水平。
法国及欧洲半导体产业正面临能源成本高昂与先进制程设备受限的双重压力，本土企业如意法半导体（STMicroelectronics）等已纷纷转向成熟制程与特色工艺的深度开发。华为提出的这一路径，实际上与全球半导体行业“超越摩尔”（More than Moore）的趋势不谋而合。对于中国半导体从业者而言，这启示我们：在无法轻易获取最先进光刻设备的背景下，通过架构创新、封装技术与设计方法的协同优化，同样可以在成熟工艺线上实现性能突破。这种“软硬兼施”的策略，或许是中国芯片产业在逆风环境中实现弯道超车的关键所在。