2026年5月25日，在中国上海举行的国际IEEE电路与系统研讨会（ISCAS）上，华为公司代表何廷波发表了题为《实践中的半导体新路径》的主题演讲，正式提出“Tau缩放定律”（Tau Scaling Law）。这一全新理论框架旨在取代长期主导半导体行业的摩尔定律，标志着全球芯片产业在面临物理极限时，正从追求几何尺寸微缩转向以时间常数优化为核心的新发展阶段。
突破摩尔定律瓶颈，重构半导体发展逻辑
过去半个多世纪，摩尔定律一直是指导半导体行业发展的核心准则。该定律遭遇了严峻的物理边界限制和经济回报递减的双重挑战。随着晶体管几何微缩速度放缓，单位晶体管成本优势逐渐侵蚀，全球产业界亟需寻找一条能够持续满足日益增长算力需求的新路径。Tau缩放定律正是在此背景下应运而生，它提出以“时间常数”（τ）的缩减作为新的指导原则，通过优化信号传播延迟来提升系统性能与能效。
四维协同优化，构建全栈技术体系
基于Tau缩放定律，华为构建了覆盖器件、电路、芯片及系统四个层级的协同优化机制，旨在系统性降低时间常数τ。在器件层面，重点优化晶体管及互连线的寄生电阻与电容，从物理底层最小化时间常数；在电路层面，引入LogicFolding（逻辑折叠）架构，打破传统电路设计限制，大幅缩短关键路径布线，有效降低信号传播的阻容负载，从而提升电路密度与性能。
在芯片层面，华为实施了软硬件、架构与硅片的端到端协同设计，实现对指令流和数据流的细粒度 workload 控制，显著提升系统级并行度与效率，缩短端到端执行时间。而在系统层面，通过UnifiedBus（统一总线）重新定义互连协议，实现SuperPoDs的内存统一寻址与原生命存语义，大幅降低系统通信延迟。
三年成果验证，未来密度对标14埃工艺
何廷波在演讲中透露，过去六年间，华为已基于Tau缩放定律设计并量产了381款芯片，广泛应用于多个行业与市场领域。作为该技术落地的最新成果，计划于2026年秋季发布的麒麟（Kirin）系列芯片将率先采用LogicFolding架构，预计其性能将获得显著提升。
未来，华为预测到2031年，基于Tau缩放定律设计的高端芯片，其晶体管密度有望达到相当于14埃（即1.4纳米）传统工艺的水平。这一进展不仅展示了该理论在提升硬件效能方面的巨大潜力，也为后摩尔时代的半导体演进提供了切实可行的技术路线。
何廷波强调，半导体行业的持续进步离不开开放与合作，没有任何企业能独自解决所有技术难题。华为期待与全球科学家、工程师及产业伙伴紧密协作，共同推动半导体与电子产业的可持续发展。
对于中国半导体产业而言，Tau缩放定律的提出具有里程碑意义。在先进制程光刻机受限的背景下，这种通过架构创新与系统级优化来弥补物理微缩不足的思路，为中国企业提供了“换道超车”的战略机遇。它表明，突破性能瓶颈不再单纯依赖制造精度的提升，更在于对计算本质——时间与能效关系的重新定义。中国企业若能深入掌握并应用此类底层逻辑创新，将在全球半导体技术格局中占据更有利的位置。