半导体行业正站在一个关键的十字路口。过去五十年间，芯片性能的跃升主要依赖于晶体管尺寸的不断微缩，即遵循的“摩尔定律”。随着制程工艺逼近物理极限，继续缩小晶体管尺寸已变得愈发困难且成本高昂。面对这一瓶颈，来自美国伊利诺伊大学的研究团队提出了一种颠覆性的解决方案：不再横向压缩，而是纵向堆叠。
该研究由曹庆（Qing Cao）博士领导，其核心创新在于实现了超高精度的垂直晶体管堆叠。传统三维芯片技术（如3D NAND闪存或AMD处理器的缓存模块）通常是将已经制造完成的硅晶圆直接粘合在一起，这种“先造后贴”的方式往往伴随着对准精度不足和连接密度低的问题。而伊利诺伊大学的团队则选择了一种更为激进的路径——直接在底层结构上逐层构建上层电路。
纳米级精度的低温堆叠工艺
研究团队成功制造了三层叠加的硅结构，每层包含625个晶体管，整体良率达到了惊人的98%至这一数据在复杂的微纳加工领域极为罕见，证明了该工艺极高的可靠性。实现这一突破的关键在于对超薄硅膜的处理技术。
研究人员使用的硅膜厚度仅为10纳米或更薄，其纤细程度是头发丝直径的数千倍。他们采用类似滚压的方式将这些薄膜转移并粘合，最引人注目的是，整个粘合过程仅在200摄氏度的低温下进行。这一温度远低于传统半导体工艺的高温要求，有效避免了对下层已存在电路的热损伤，从而保证了多层结构的完整性。
这种逐层构建的方法使得层与层之间的连接密度和速度远超现有的3D芯片技术。由于每一层都是直接在前一层之上构建，而非简单拼接，信号传输路径更短，能效比更高。相关研究成果已发表在学术期刊《自然》（Nature）上，引发了业界的广泛关注。
性能超越替代材料，量产在即
在性能测试方面，这种堆叠晶体管的表现不仅与传统平面工艺制造的晶体管持平，更在关键指标上超越了多种新型替代材料三到四倍。目前团队仅展示了三层结构，但他们明确表示该工艺具备向更高维度扩展的能力。
目前，研究团队正积极与多家半导体代工厂展开对话，探讨将该技术从实验室推向大规模生产的可能性。如果这一技术能够顺利落地，将意味着摩尔定律并未终结，而是通过“向上生长”的方式获得了新的生命力。这不仅是对现有芯片架构的一次重大革新，也为未来高性能计算和人工智能芯片的发展提供了新的硬件基础。
对于中国半导体产业而言，这一突破具有重要的借鉴意义。在先进制程光刻机受限的背景下，通过三维堆叠等封装和架构创新来提升芯片性能，是一条可行的“换道超车”路径。国内企业应密切关注此类底层工艺的创新，加强在先进封装、异构集成等领域的研发投入，以应对全球芯片竞争格局的深刻变化。