过去五十年来，微电子技术的发展始终围绕着晶体管尺寸的缩小与集成密度的提升展开，这一轨迹被的“摩尔定律”所概括。当器件尺寸逼近原子极限并受到量子力学效应制约时，传统的二维平面缩放路径已触及物理天花板。微电子行业正站在一个关键的转折点上，亟需超越单纯设备缩放的崭新范式。
三维集成突破热预算瓶颈
三维集成技术通过垂直构建硅电路层，为突破这一限制提供了创新方案。与传统的二维平面芯片不同，该技术在不增加占地面积的前提下，显著提升了晶体管密度，并缩短了电路元件间的物理距离。这种空间效率的提升不仅扩大了信号带宽，还有效降低了能耗，对于人工智能和大规模数据处理等新兴计算负载而言，这是不可或缺的优势。
伊利诺伊大学厄巴纳-香槟分校格莱因格工程学院的研究团队正在单片三维集成领域取得突破性进展。与制造完成后将独立器件键合的方式不同，单片集成技术是在现有硅层之上顺序制造新的硅器件层。这种方法能够实现纳米级而非微米级的垂直互连，为高频、低延迟微处理器提供了理想的对齐方案。
实现这一精度长期受制于材料与热学挑战。标准硅器件制造需要接近1000摄氏度的高温以确保晶体质量，而用于电路通信的金属互连线在超过400摄氏度时便会退化。这一“热预算”冲突曾阻碍多层硅的单片堆叠。
低温工艺与无结晶体管设计
由曹青教授领导的研究团队通过创新制造工艺规避了这一障碍。他们采用了一种低于10纳米厚的超薄单晶硅纳米膜，利用最高温度仅为200摄氏度的低温技术，将其从供体晶圆 delicately 转移到承载已完成电路的受体衬底上。这种温和的键合方式减轻了热应力，保护了底层金属布线的完整性。
研究人员摒弃了需要高温退火以形成电子活性区域的传统掺杂方法，转而采用“无结”晶体管设计。这些器件在堆叠前已均匀重掺杂，在纳米厚度下也能实现有效的栅极控制，无需后续的热处理工艺。这一战略转变既减轻了热影响，又保持了高性能计算应用所需的高品质晶体管特性。
利用这一创新方法，团队成功制造了三层垂直堆叠的器件，每层包含625个晶体管，良率高达98%至其性能指标，包括输出电流密度，与在更高温度下制造的常规体硅晶体管相当，并显著优于使用其他半导体材料的单片器件结果。
从实验室走向产业化
研究人员进一步通过垂直金属化线连接这些堆叠层，组装了功能完整的三维集成逻辑电路和静态随机存取存储器单元。这些演示不仅证明了该技术在现实计算架构中的可行性，还展示了其在可扩展性、器件均匀性及层间低变异性方面的优势，这些都是工业界采纳的关键前提。
曹青教授强调，垂直集成已从遥远的目标变为现实，使我们能够克服长期的热学和材料约束。通过三维堆叠而非平面缩放来延续晶体管密度的增长，这一路径为摩尔定律在未来几十年的延伸提供了可持续的方案。该研究发表在《自然》杂志上，并得到了IBM、英特尔和台积电等行业巨头的支持。
随着传统缩放路径的终结，这种新型单片3D集成技术凭借其可扩展性及与现有制造工艺的兼容性，有望成为微处理器设计演变的关键支柱。中国半导体产业在追赶先进制程的应密切关注此类后摩尔时代的新架构创新，探索差异化竞争路径，以应对未来算力需求的指数级增长。