IBM研究部门近日宣布成功开发出一种能够在亚1纳米（Sub-1-nm）尺度下工作的半导体制造技术，并将其命名为“NanoStack”。这项技术的核心在于采用了互补场效应晶体管（Complementary FET, CFET）架构，旨在突破当前主流Gate-All-Around（GAA，环绕栅极）晶体管的物理极限。IBM将这一0.7纳米工艺与其现有的2纳米技术进行对比，宣称在逻辑元件缩放、性能提升及能效优化方面取得了显著进展，标志着半导体行业在摩尔定律延续道路上迈出了关键一步。
在晶体管架构的演进中，FinFET（鳍式场效应晶体管）曾通过三维结构解决了短沟道效应问题，而GAA技术则进一步将栅极完全包裹住沟道，实现了对电流更的控制并减少了寄生漏电流。随着制程节点不断缩小，平面或单层的三维堆叠已难以满足性能需求。CFET技术的核心创新在于“垂直堆叠”：它将p型场效应晶体管（pFET）和n型场效应晶体管（nFET）分别制造在不同的晶圆上，将这两层晶圆地键合在一起。这种结构使得在相同的芯片面积内可以容纳更多的晶体管，从而大幅提升集成度。
根据IBM公布的数据，NanoStack技术带来了多项关键性能指标的飞跃。在逻辑元件方面，该技术实现了约50%的面积缩放（Scaling），意味着在同等功能下芯片面积可缩小一半；在保持相同功耗的情况下，性能提升了50%；而在保持相同性能的前提下，能效提高了70%。对于静态随机存取存储器（SRAM）的设计，其缩放比例也达到了40%。这些参数表明，CFET架构不仅在密度上具有优势，更在能效比这一当前数据中心和移动设备最关注的指标上提供了实质性解决方案。
在制造工艺层面，IBM正在积极布局高端光刻设备以支持这一新技术。目前的0.7纳米工艺尚未完全依赖High-NA EUV（高数值孔径极紫外光刻机），但IBM已在研究部门安装了来自ASML的High-NA EUV系统，并与Lam Research、东京电子（TEL）以及SCREEN半导体解决方案合作，开发基于High-NA EUV的制造工艺。据悉，该工艺已成功实现了曝光测试。IBM未公开具体的栅极间距或金属间距等详细参数，但指出所使用的纳米片（Nanosheets）厚度仅为约15个硅原子，层间距离约为9纳米（约27个原子），这展示了原子级精度的制造能力。
CFET技术面临的最大挑战在于“晶圆对晶圆键合”（Wafer-to-Wafer Bonding）工艺。与传统的单体晶体管设计不同，pFET和nFET需要在不同的晶圆上分别优化制造，随后进行高精度对齐和键合。这一过程要求原子级别的对准精度，远超现有成熟工艺。为解决这一问题，IBM采用了一层极薄的介电中间层，既确保了晶体管间的稳定连接，又最大限度地降低了寄生电容，从而避免对电气性能造成负面影响。这种复杂的工艺流程对良率和成本控制提出了极高要求。
从供应链和材料角度来看，CFET架构允许为pFET和nFET分别选择最优的半导体材料。由于两层晶体管分开制造，制造商可以针对电子迁移率或空穴迁移率的不同需求，独立优化沟道材料（如硅、锗或III-V族化合物），而不必像传统工艺那样在单一晶圆上妥协。IBM未透露具体的材料组合，但这种灵活性为后续性能提升预留了空间。该技术还集成了背面供电网络（Backside Power Delivery Network, BSPDN），这是英特尔18A工艺中已采用的技术，对于解决堆叠结构中的电源分布和散热问题至关重要。
从行业背景来看，半导体制造正从“横向微缩”转向“纵向堆叠”和“异构集成”。IBM的NanoStack技术并非孤立存在，而是与台积电、英特尔等巨头在GAA和BSPDN领域的竞争相呼应。目前，该技术仍处于研究阶段，距离大规模量产预计还需约五年时间。鉴于IBM在7纳米和2纳米工艺节点上的成功授权经验（如日本Rapidus公司采用其2纳米技术），业界普遍关注未来谁将成为NanoStack技术的首批授权客户。对于中国半导体产业链而言，这一进展提示了在先进封装、晶圆键合设备及背面供电技术领域的潜在差距与追赶方向。
对于上游设备供应商和材料厂商来说，CFET工艺的引入将带来新的市场需求。高精度对准设备、超薄介电层材料以及背面供电互连技术的供应链价值有望提升。由于CFET制造涉及更多的工艺步骤和更复杂的良率控制，中游晶圆代工厂的技术壁垒将进一步抬高。下游应用方面，高性能计算（HPC）、人工智能加速芯片以及低功耗移动处理器将是该技术的主要受益者。中国企业在采购相关设备或寻求技术合作时，需密切关注IBM后续在量产路线图上的具体进展，以及High-NA EUV设备在实际生产中的部署情况。